Wenn Engpässe beginnen zu wandern – Neupreisgestaltung von Interconnect, HBM und dem gesamten Speicherimperium

Autor: animajoe0917

Am 4. August 2026 geschahen zwei Dinge in der Speicherindustrie.

Am Vormittag veröffentlichten SK Hynix und SanDisk auf der FMS 2026 die erste Standardnorm für High Bandwidth Flash (HBF) – eine neue Speicherebene, die zwischen HBM und SSD angesiedelt ist.

Am Nachmittag gab TrendForce bekannt, dass NVIDIA evaluiert, die HBM-Konfiguration von Rubin Ultra von ursprünglich 12hi HBM4E auf parallel bewertete HBM4E 8hi, HBM4 12hi und HBM4 8hi zu senken.

Am selben Tag stiegen die Aktien von Micron um +3,68 %, SK Hynix um +3 % und SanDisk um +4,42 %.

Beide Ereignisse deuten in eine Richtung: Der Engpass in der HBM-Versorgung wird anerkannt, und neue Alternativen werden offiziell vorgeschlagen. Doch dies ist keine Geschichte von "Der Speicher-Bullenmarkt ist da"; es ist eine Geschichte darüber, dass die Wertverteilung im Speicher neu geschrieben wird.

Der Schlüssel zur Neuschreibung liegt nicht im Fortschritt der NAND-Technologie oder in Durchbrüchen bei der Verpackungstechnik – es ist die Interconnect.

Kurze Schlussfolgerung

Interconnect (optisch + elektrisch + Verpackung) wird zum ersten Engpass der KI-Infrastruktur, gefolgt von HBM. DDR, HBF, CXL und NAND haben jeweils ihren Platz, aber die Priorität nimmt schrittweise ab. Dies ist kein entweder-oder-Austausch, sondern eine Migration des geografischen Standorts des Engpasses – und die damit verbundene Neubewertung des Wertes des gesamten Speichersystems.

I. Zentrale These: Engpässe ziehen um

Auf der GTC 2026 im März stellte NVIDIA die Vera Rubin-Plattform vor. Zwei Zahlen definieren das neue Paradigma:

• NVLink 6 hat eine bidirektionale Bandbreite von 3,6 TB/s pro GPU, das ist das Doppelte von Blackwell.
• Die gesamte Interconnect-Bandbreite des NVL72-Racks beträgt 260 TB/s, mit 72 Rubin-GPUs und 36 Vera-CPUs, die vollständig verbunden sind.

Doch interessanter als die Frage, wie viel die Bandbreite gestiegen ist, ist die Frage, wer schneller gewachsen ist.

In der Blackwell-Ära überstieg die Bandbreite von HBM3E (8 TB/s) bei einer einzelnen Karte die von NVLink 5 (1,8 TB/s) bei weitem, der Engpass lag in der interchip-Kommunikation. Mit Vera Rubin verdoppelte sich die Bandbreite von HBM4 auf etwa 1,2 TB/s pro Karte, aber NVLink 6 verdoppelte sich um mehr als das Doppelte. Noch wichtiger ist, dass sich die Clustergröße von Tausenden von Karten auf Hunderttausende von Karten ausdehnte, und die Geschwindigkeit des Anstiegs des interchip-Kommunikationsvolumens überstieg die Wachstumsrate der Bandbreite des Speichers pro Karte.

Von "Kann eine Karte genug fressen?" zu "Können hunderttausend Karten gut kommunizieren?" – das ist ein struktureller Wandel.

Beweisgrad: ★★★★★ (Offizielle Daten von GTC 2026)

II. Sieben Punkte auf derselben logischen Kette

Verknüpfen wir die Schlüsselmomente von März bis August 2026:

2026.3 GTC: NVLink 6 = 3,6 TB/s, 260 TB/s Gesamtrackbandbreite
2026.7 NVIDIA Spectrum-X CPO Auslieferung → CPO-Massenproduktion zwei Jahre früher
2026.7 NewEase H1 +78-103 %, 1,6T Q3-Q4 Beschleunigung
2026.7 Intel EMIB-T veröffentlicht, MediaTek bestätigt doppelte Route (EMIB-T + CoWoS)
2026.8 TSMC lernt von EMIB, gemeinsam mit Jingxuan Entwicklung von EMIB-ähnlichen Verpackungen
2026.8 HBF-Standard veröffentlicht, UCIe direkt verbunden mit CPU/GPU, Google steigt ein
2026.8 NVIDIA evaluiert die Reduzierung der HBM-Konfiguration

Jeder Punkt ist für sich genommen eine Nachricht. Zusammen sind sie sieben Facetten desselben Prozesses:

• Die Interconnect-Bandbreite expandiert beschleunigt (NVLink 6 → CPO-Auslieferung → 1,6T Volumen)
• Verpackung bricht Monopole (EMIB-T herausfordert CoWoS, TSMC arbeitet ebenfalls an EMIB-ähnlichen Lösungen)
• HBM wird aktiv reduziert (die Käufer mit dem meisten Geld schneiden zurück)
• Neue Speicherebenen entstehen durch Interconnect-Busse (HBF + UCIe)

Der Prozess heißt: Der Engpass wandert von den internen Recheneinheiten zur Interconnect-Ebene. Interconnect ist nicht nur die Verbindung zwischen GPUs in einem Rechenzentrum – Interconnect wird zur treibenden Kraft, die die gesamte Pyramide von Rechenleistung und Speicher umstrukturiert.

III. Fünf Ebenen der Pyramide: Schicht für Schicht aufschlüsseln

Schicht 1: Optische Interconnect – der aktuelle Kernengpass ⭐⭐⭐⭐⭐
Warum jetzt am wichtigsten: Die physikalischen Grenzen der Kupferinterconnects wurden im NVL72-Rack bis zum Äußersten ausgereizt, die nächste Generation NVL144/NVL288 muss optisch ins Rack gehen. Die Wachstumsrate der Interconnect-Bandbreite übertrifft weiterhin die Wachstumsrate der Speicherbandbreite – es geht nicht darum, "Engpässe zu lösen", sondern darum, die Autobahn weiter auszubauen.

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| Kennzahl | Wert | Quelle |
| NVLink 6 bidirektionale Bandbreite pro Karte | 3,6 TB/s | NVIDIA GTC 2026 |
| NVL72 Gesamte Interconnect-Bandbreite | 260 TB/s | NVIDIA offiziell |
| NVIDIA Spectrum-X CPO | 400 Tb/s, bereits ausgeliefert | TrendForce |
| Broadcom 51,2T Bailly CPO | Kontinuierliche kleine Auslieferungen | TrendForce |
| CPO/NPO Markt 2030E | $390B+ | TrendForce |
| NewEase H1 2026 Nettogewinn | 70-80 Milliarden RMB, +78-103% YoY | Unternehmensankündigung |
| Zhongji Xuchuang Q1 2026 Umsatz | 195 Milliarden RMB, +192% YoY | Unternehmensankündigung |
| Tianfu Communication H1 2026 Nettogewinn | 11,2-13,0 Milliarden RMB, +25-45% YoY | Unternehmensankündigung |
| 1,6T optisches Modul Volumenpunkt | Q3-Q4 2026 Beschleunigung | NewEase Telefonkonferenz |
| Silizium-Optik-Anteil | "Deutlich erhöht", Jahresauslieferung steigt | NewEase Telefonkonferenz |
| Zhongji Xuchuang Hongkong IPO | 550 Milliarden HKD (~$70B), bereitet 3,2T + Silizium-Optik vor | Hongkonger Börse Ankündigung |
| Hyperscale Cloud AI CapEx 2026E | $700B+ | CoBank |

Interconnect ist der einzige Bereich, der gleichzeitig drei Bedingungen erfüllt:

• Schnellstes Wachstum (1,6T Volumen + Silizium-Optik-Anstieg + CPO von 0 auf 1)
• Strukturell am stabilsten (der physikalische Übergang von Kupfer zu Licht ist eine Einbahnstraße)
• Größter Auswahlspielraum (optische Module, Lichtmotoren, Silizium-Optik, DSP, Switch-Chips, Laser – die Wertschöpfungskette ist tief genug)

Risiken: Bewertung (Zhongji Xuchuang PE 81x TT P/E), physikalische Grenzen der Silizium-Optik, Wendepunkt im CapEx-Wachstum.

Beweisgrad: ★★★★★

Schicht 2: Fortschrittliche Verpackung – die physikalische Basis der Interconnect ⭐⭐⭐⭐☆
Warum jetzt wichtig: Die ultimative Einschränkung der Interconnect-Bandbreite liegt nicht in Kabeln oder Glasfasern, sondern in den physischen Verbindungen zwischen Chips. Wann die Angebotsobergrenze der Verpackung geöffnet wird, entscheidet direkt über die Geschwindigkeit der Umsetzung von CPO + Chiplet-Hybridverpackungen.

TSMCs CoWoS-Kapazität ist extrem angespannt. Am 30. Juli berichtete The Information, dass TSMC gemeinsam mit Jingxuan Technology an einer "EMIB-ähnlichen" Verpackungslösung arbeitet – weil die CoWoS-Silizium-Interposer-Lösung in großflächigen Chiplet-Szenarien zu teuer und nicht ausreichend ist. TSMC lernt von Intels EMIB-Technologieroute, was bereits zeigt, dass der Engpass von CoWoS so ernst ist, dass alternative Wege gefunden werden müssen.

Intel EMIB-T greift an. Auf der IEEE ECTC 2026 stellte Intel EMIB-T vor – eine vertikale Stromversorgung durch TSV in Siliziumbrücken. Laut Lieferketteninformationen ist der EMIB-T-Kosten 50 % niedriger als CoWoS, mit einer Ausbeute von 98 %, und eine Massenproduktion ist für 2027 geplant. MediaTek bestätigte in seinem Q2-Bericht erstmals, dass sein AI ASIC-Projekt sowohl EMIB-T als auch CoWoS verwendet. Noch wichtiger ist, dass Intel 18A bereits AMD, NVIDIA, Marvell, Microsoft, Micron und OpenAI als Kunden gewonnen hat, mit einer Ausbeute von 85 %.

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| Dimension | Intel | TSMC |
| Fortschrittlicher Prozess | 18A Ausbeute 85 %, High NA EUV Premiere | 3nm monatliche Produktion 180.000 Stück (Q4E), 2nm in der Pipeline |
| Verpackungslösung | EMIB-T: 50 % niedrigere Kosten, 98 % Ausbeute | CoWoS: reif, aber Kapazitätsengpass, Entwicklung von EMIB-ähnlichen Lösungen |
| Kundenfortschritt | AMD/NVIDIA/Marvell/Microsoft/Micron/OpenAI | Absolute Dominanz, deutlicher Engpass in der Verpackungskapazität |

Investitionsimplikationen: Verpackung wechselt von einem Monopol zu zwei Anbietern → Verpackungskapazität blockiert nicht mehr die Interconnect → CPO + Chiplet-Hybridverpackungen werden schneller umgesetzt → Interconnect-Nachfrage wird sekundär katalysiert. Die Verpackungskette kauft nicht direkt Interconnect, aber sie bestimmt, wann die Angebotsobergrenze der Interconnect geöffnet wird.

Beweisgrad: ★★★★☆

Schicht 3: HBM – ein bereits preisgegebener Engpass, der Grundstock und sich lockert ⭐⭐⭐⭐

Warum jetzt wichtig: HBM bleibt der "nächste Speicher" für AI-GPUs, physisch am nächsten und mit der höchsten Bandbreite, aber die Angebotsbeschränkungen haben sich von kurzfristigen Engpässen zu strukturellen Einschränkungen gewandelt - die Grenzkosten für die Erhöhung der HBM-Kapazität beginnen, die Grenzerträge zu übersteigen.

Drei Oligopolisten (Samsung mit etwa 39 % Marktanteil, SK Hynix, Micron) haben einen klaren Fahrplan: HBM3E → HBM4 → HBM4E. BofA prognostiziert, dass der Markt von etwa 350 Milliarden USD im Jahr 2026 auf 2.460 Milliarden USD im Jahr 2030 (etwa das 7-fache) wachsen wird.

Doch der TrendForce-Bericht vom 4. August enthüllte einen entscheidenden Wendepunkt:

Nvidia wird ab Q3 2026 die HBM-Konfiguration des Rubin Ultra von 12hi HBM4E auf eine parallele Bewertung von HBM4E 8hi, HBM4 12hi und HBM4 8hi ändern. Nicht nur Nvidia, auch mehrere CSPs ziehen in Betracht, die HBM-Kapazität ihrer selbst entwickelten ASICs zu reduzieren.

Grund: Die Nachfrage nach DRAM wird bis 2027 anhalten, und es gibt Unsicherheiten beim Validierungsfortschritt von HBM4E 12hi. Was bedeutet es, wenn selbst die Käufer mit dem meisten Geld aktiv ihre Konfigurationen reduzieren?

Die Angebotsbeschränkungen für HBM haben sich von kurzfristigen Engpässen zu strukturellen Einschränkungen gewandelt.

HBM bleibt unersetzlich (Inference-Batch=1 ist latenzsensitiv, die HBM-Bandbreite bleibt die erste Einschränkung), aber aus einer Investitionsperspektive:

• Das Wachstumsmuster ist eine lineare Verbesserung (Stapelanzahl, TSV-Dichte), nicht eine architekturmäßige Neugestaltung.

• Die Oligopolstruktur der drei Unternehmen ist bereits vollständig eingepreist.

• Wenn Nvidia die Konfigurationen kürzt und HBF nebenan Standards veröffentlicht - die Knappheit von HBM wird durch beidseitigen Druck beeinflusst.

→ Es gibt Konfigurationswert, aber keine übermäßige Elastizität.

Beweisgrad: ★★★★★

Layer 4: HBF - etwas ganz Neues, 0→1 ⭐★★★☆

Warum jetzt wichtig: Es ist nicht dazu da, HBM zu ersetzen. Es soll eine Lücke schließen, die durch die hohen Preise und die niedrige Kapazität von HBM entstanden ist. Die "Speicherwand" der Inferenzzeit ist im Wesentlichen eine Kapazitätswand und keine Bandbreitenwand.

Das am 4. August veröffentlichte HBF-Primärlabel muss sorgfältig analysiert werden.

|----|---------------------------------------------| | Dimension | HBF | | Kapazität | 8 Schichten / 16 Schichten NAND-Stapel, maximal 512GB | | Bandbreite | 3 Stufen: 0,4 - 3,0 TB/s | | Schnittstelle | UCIe (Universal Chiplet Interconnect) | | Positionierung | Eine neue Speicherebene zwischen HBM und SSD | | Allianz | SK Hynix + SanDisk, OCP veröffentlicht, Normen in 6 Monaten | | Ökosystem | Google + Tenstorrent sind beigetreten, 8/6 Google DeepMind-Roundtable |

Die Logik von HBF: Verwenden von NAND-Stapeln für hohe Bandbreite, enge Kopplung mit CPU/GPU über UCIe-Interconnect-Bus. HBM hat eine Stapelkapazität von 24-36 GB, HBF hat 512 GB - ein Größenunterschied. HBM hat eine Bandbreite von 1,2-2 TB/s, HBF Grad 3 hat 3,0 TB/s - das ist sogar höher als HBM4.

Es ist nicht dazu da, HBM zu ersetzen. Es soll eine Lücke schließen, die durch die hohen Preise und die niedrige Kapazität von HBM entstanden ist.

Die "Speicherwand" der Inferenzzeit ist im Wesentlichen eine Kapazitätswand und keine Bandbreitenwand - KV-Cache kann leicht mehrere Dutzend bis Hunderte von GB erreichen, was einen großen, nahen Speicherpool erfordert, nicht die HBM-Grenzbandbreite von 8 TB/s. HBF verwendet NAND für hohe Bandbreite, die Kosten sind nur ein Bruchteil von HBM, mehr lesen, weniger schreiben, vorab abrufbar. Google DeepMind ist nicht nur dabei - ihre eigene Inferenzinfrastruktur ist als erste auf diese Wand gestoßen.

Die zentrale Bedeutung für das Framework: Die Existenz von HBF basiert nicht auf einem Durchbruch in der NAND-Technologie, sondern auf einem Durchbruch in der Bandbreite des Interconnect-Busses. UCIe ist das Zeichen dafür, dass sich die Interconnect-Architektur von der Rack-Ebene zur Chip-Ebene ausbreitet. Ohne UCIe gäbe es kein HBF - es beweist die Fähigkeit, dass Interconnect den Wert von Speicher neu definiert.

Beweisgrad: ★★★☆ (OCP offizielle Norm + Allianz etabliert, aber die Massenproduktion wird mindestens 2 Jahre dauern)

HBF begünstigte Ziele:

• SanDisk ($SNDK): Einer der Hauptakteure der HBF-Allianz, der Aktienkurs stieg nach der Aufspaltung um 4600 %, die Bruttomarge beträgt 78,4 % - der Markt bewertet nicht NAND, sondern bewertet "NAND, das als AI-Plattformkomponente neu definiert wird".

• SK Hynix: NAND + HBM-Dual-Track

• Micron ($MU): Profitiert von der gesamten Speichersparte

• Inländische Entsprechung: Yangtze Memory (NAND), Chiplet/Chiplet (UCIe/Chiplet), aber die Anforderungen an die HBF-Verpackungsstapel sind extrem hoch, kurzfristig schwer in die Kernkette einzutreten.

Layer 5: CXL-Speicherpool - langfristige Optionen der Interconnect-Logik ⭐⭐⭐

Warum jetzt nur zur Verfolgung geeignet: CXL ist im Wesentlichen nicht "mehr Speicher", sondern entnimmt Speicher aus Servern und bündelt ihn über den Interconnect-Bus - eine natürliche Erweiterung der Interconnect-Logik.

Neueste Entwicklungen:

• Lanqi Technology hat weltweit als erstes CXL 3.2 MXC-Chips (64GT/s) getestet und in die Lieferkette von Samsung/SK Hynix eingeführt - chinesische Controller-Chips sind erstmals in koreanische Originalfabriken eingetreten.

• Meta nutzt CXL, um alte DDR4 zurückzugewinnen, Server reduzieren um 25 %.

• Marvell hat die Tanzanite-Plattform für CXL-End-to-End-Integration eingeführt.

Die Logik ist korrekt, aber die Reife des Ökosystems reicht nicht aus. CXL-bewusste Betriebssysteme / Speicheranordnung / Anwendungsanpassung befinden sich noch in der frühen Phase, eine echte großflächige Bereitstellung wird erst 2027-2028 erfolgen. Es ist geeignet, den Pool zu verfolgen, aber nicht für Bestellungen zum aktuellen Preis.

Beweisgrad: ★★★ (Industriedaten sind ausreichend, es fehlen beobachtbare Umsatzwende)

Darunter: DDR5 ⭐⭐⭐ / NAND ⭐⭐☆

DDR5 wächst natürlich mit der Anzahl der CPU-Kerne in AI-Servern, es gibt keinen unabhängigen übermäßigen Katalysator. NAND ist eine unabhängige Zykluslogik, das Training hängt nicht von der Speicherbandbreite ab, die Inferenz hat einen Anstieg des Kapazitätsbedarfs, nicht des Leistungsengpasses.

Es gibt Konfigurationswert, aber nicht auf der Prioritätenlinie des "Engpasswechsels".

IV. Investitionsmapping

|---------|---------|-------------------------------------------------|------------------|----------------------| | Ebene | Priorität | Repräsentative Ziele | Logiktyp | Zeitfenster | | Opto-Interconnect | ★★★★★ | Zhongji Xuchuang / Xinyi Sheng / Tianfu / $COHR / $LITE / $AAOI / $MRVL / $AVGO / $SIVE | Direkter Nutzen aus Engpässen, architektonische Neugestaltung | 2026H2--2027 Hauptanstieg | | Fortschrittliche Verpackung | ★★★★☆ | Intel / TSMC / Verpackungsgeräte-Kette | Interconnect-Basis, CoWoS-Monopol durchbrechen | 2026--2027 Kapazitätsfreisetzung | | HBM | ★★★★ | SK Hynix / Samsung / Micron | Grundversorgung, Angebotsbeschränkungen bleiben | Anhaltend, aber Elastizität schwindet | | HBF (neu) | ★★★☆ | SanDisk / SK Hynix / $MU | Vollständig neue Kategorie 0→1, OCP-Standardisierung | 2026--27 Erzählung, 2028+ Leistung | | CXL-Speicherpool | ★★★ (langfristig) | Lanqi Technology / $MRVL | Erweiterung der Interconnect-Logik, Beobachtungs-Pool | 2027--2028 Beobachtung | | DDR5 | ★★★ | Samsung / SK Hynix / Micron | Wachstumslogik | Mit Serverlieferungen | | NAND | ★★☆ | Samsung / Kioxia / Yangtze Memory | Unabhängige Spur | Zykluslogik |

Marvell ($MRVL) verdient besondere Erwähnung. Es ist ein Full-Stack-Anbieter für Interconnect-Infrastruktur, der DSP + Teralynx-Switch-Chips + maßgeschneiderte ASICs + CXL umfasst. Teralynx 10 (3nm, 100,4 Tb/s) und maßgeschneiderte ASICs sind vom Markt noch nicht ausreichend eingepreist - wenn Interconnect die Hauptlinie ist, ist der Konfigurationswert von Marvell nicht geringer als der von optischen Modulen selbst.

V. Risikohinweise

• HBF ist eine Norm, kein Produkt: Die früheste Massenproduktion wird 2028 sein, 2026-2027 wird hauptsächlich durch Erzählungen angetrieben, nicht durch Leistungsvalidierung. Die Bewertung von SanDisk mit 4600 % Anstieg + 78,4 % Bruttomarge muss kontinuierlich überprüft werden.

• Wendepunkt des AI CapEx-Zyklus: Wenn die CapEx-Wachstumsrate im Jahr 2027 von über 700 Milliarden USD zurückgeht, werden sowohl Interconnect als auch HBM unter Druck geraten.

• Technologieroutenrisiko: Silizium-Photonenmodulatoren nähern sich physikalischen Grenzen, die nächste Generation von optischen Modulationstechnologien (dünne Lithiumniobat/Polymer) ist noch nicht ausgereift.

• Bewertungsrisiko: Zhongji Xuchuang PE 81x, Xinyi Sheng PE 65x, die aktuellen Bewertungen implizieren eine kontinuierliche überdurchschnittliche Expansion. Wenn 1,6T ansteigt oder der Fortschritt der Silizium-Photonik hinter den Erwartungen zurückbleibt, wird die Elastizität schnell schwinden.

• Geopolitik: Wenn die Exportkontrollen für optische Module/optische Motoren verschärft werden, werden die A-Aktien (A-shares) (Zhongji Xuchuang, Xinyi Sheng, Tianfu) am stärksten betroffen sein; US-Aktien ( $COHR , $LITE , $AAOI , $MRVL , $AVGO ) sind relativ diversifiziert.

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